課程大綱

課程資訊

課程名稱	鎖相迴路原理及應用 Theory and Application of Phase-locked Loop
開課學期	109-1
授課對象	電機資訊學院電子工程學研究所
授課教師	劉深淵
課號	EE5038
課程識別碼	921 U1660
班次
學分	3.0
全/半年	半年
必/選修	選修
上課時間	星期二2,3,4(9:10~12:10)
上課地點	電二225
備註	總人數上限：40人
Ceiba 課程網頁	http://ceiba.ntu.edu.tw/1091EE5038_
課程簡介影片
核心能力關聯	本課程尚未建立核心能力關連
課程大綱
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課程概述	本課程係以電機系所與電子所，大四及研究生為對象，每週三堂課，為選修課程，三學分的課程。使用教材以課堂講義為主，相關書籍為輔，共分為九部分。內容包括 1. Analysis of the Phase-locked Loops 2. Building Blocks in PLLs 3. Phase noise and jitter 4.The architectures of PLLs : Integer and Fractional-N synthesizers Clock/Data Recovery circuits 5. Case Studies for PLLs 6. Analysis of Delay locked loops(DLLs) 7. Design issues in DLLs 8. The architectures of DLLs 9. Case Studies for DLLs
課程目標	運用數值模擬器(如MATLAB-Simulink) 、電路模擬器(如Hspice等)、電路佈局軟體(如Cadence等)來設計分析鎖相迴路積體電路。為了加強學生的學習效果，本課程有作業練習及期中考試，以及期末專題，做為成績考量方式。
課程要求	待補
預期每週課後學習時數
Office Hours
指定閱讀	待補
參考書目	待補
評量方式 (僅供參考)

課程進度

週次	日期	單元主題
第3週	9/29	HW1
第4週	10/06	上傳兩篇推薦的JSSC論文
第5週	10/13	HW2 蔡坤宏_Basic Design Concepts and Flow of PLLs
第6週	10/20	汪炳穎_From traditional sensors to biomimetic sensors
第7週	10/27	HW3 洪兆慶_VCO design basic and its design issue in RF systems
第8週	11/03	李宜庭_A Brief Review of SERDES System
第11週	11/24	HW4 李俊毅_PLL applications in contemporary Display systems
第12週	12/01	梁哲夫_CDR for Optical Connectivity
第13週	12/08	HW5 黃逸傑_Clock Distribution Technique and Challenge for 50Gbps+ Serdes
第14週	12/15	管挺貴_Meet System Modeling Again at Phase-Locked Loops
第15週	12/22	駱彥彬_Clocking in SOC
第16週	12/29	王懷德_Advantage and Challenge of FinFET Process in MIPI Interface Design
第18週	2021/01/12	期末報告繳交期限